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數位邏輯設計 全一冊
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學習重點回顧
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4. TTL 與 CMOS 的比較：

項目 TTL CMOS
V 比 V 高 3 ～ 18V
電源電壓 5 V DD SS
（假設 V = 0V）
SS
V IH 2.0 V 以上 0.7V DD 以上
V IL 0.8 V 以下 0.3V DD 以下
電壓準位
V OH 2.4 V 以上 ≒ V DD
V OL 0.4 V 以下 ≒ 0
V NH 0.4V 0.3V DD
雜訊邊限
V NL 0.4V 0.3V DD
1. 發展較早。 1. 消耗功率低。
2. 包裝齊全。 2. 推動負載能力強。
優點
3. 應用最廣泛。 3. 雜訊的抑制能力高。
4. 速度快。 4. 包裝密度高。

缺點 消耗功率大。 工作速度慢。
5. SPLD、CPLD 與 FPGA 的比較：

類型
SPLD CPLD FPGA
項目
FPGA 是採用類似靜態記憶
採用雙層的 AND – OR CPLD 是由許多個獨立的
結構 體（SRAM）所組成查詢表
閘陣列結構所組成。 SPLD 所組合而成。
（LUT）來設計邏輯功能。

1. 大部份的 CPLD 都須搭
須搭配專屬的燒錄器來 配專屬的燒錄器來規劃。 可在電路板上直接規劃的 ISP
特性
規劃。 2. 也有部分屬於系統內可 元件。
程式化（ISP）的元件。

容量 小 中 最高

適用
小規模的數位電路 數位控制電路 有記憶體的大型數位電路
範圍

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